А.Е. Крылов1, А.В. Рашич2

1,2 Санкт-Петербургский политехнический университет Петра Великого (Санкт-Петербург, Россия)

Постановка проблемы. Последовательные декодеры полярных кодов имеют значительно более низкую вычислительную сложность по сравнению с популярными на сегодняшний день списочными декодерами с большим размером списка при одинаковой помехоустойчивости. При аппаратной реализации в ПЛИС или ASIC приоритетная очередь (ПО) последовательного декодера вносит существенный вклад в общее количество логических ресурсов декодера и его производительность. Извлечение наилучшего и наихудшего путей из ПО являются наиболее сложными операциями с точки зрения, как задержки, так и количества логических ресурсов, поскольку эти операции требует выполнения полного поиска в ПО. Поэтому разработка архитектуру ПО последовательного декодера полярных кодов, в которой задержка не зависит от размера очереди, а количество требуемых ресурсов растет линейно с ее ростом, является актуальной задачей.

Цель. Предложить аппаратную архитектуру ПО, основанную на систолическом сортировщике, обеспечивающую задержку вычислений, равную задержке одной операции сравнения и выбора, и представить ее реализацию в ПЛИС. 

Результаты. Впервые представлена архитектура ПО, основанная на систолическом сортировщике, в которой задержка не зависит от размера очереди и количество требуемых ресурсов растет линейно с ее ростом. Для дополнительного снижения сложности ее реализации предложены новые упрощенные базовые блоки сортировщика, а сама процедура сортировки заменена на процедуры поиска лучшего и худшего путей. Представлены результаты синтеза в ПЛИС для всех компонентов разработанной архитектуры ПО.

Практическая значимость. Использование предложенной архитектуры ПО приводит к значительному снижению требуемого для реализации количества ресурсов и задержки вычислений последовательного декодера полярных кодов по сравнению с ПО на основе известных схем сортировщиков. При этом незначительно снижается помехоустойчивость по сравнению с ПО на основе идеального сортировщика.  

Крылов А.Е., Рашич А.В. Архитектура приоритетной очереди для последовательного декодера полярных кодов и ее реализация в ПЛИС // Радиотехника. 2021. Т. 85. № 12. С. 139−152. DOI: https://doi.org/10.18127/j00338486-202112-12

1. Arikan E. Channel polarization: A method for constructing capacity-achieving codes for symmetric binary-input memoryless channels // IEEE Transactions on Information Theory. July 2009. V. 55. № 7. Р. 3051–3073.
2. 3rd Generation Partnership Project; Technical Specification Group Radio Access Network; NR; Multiplexing and channel coding. Document TS 38.212. V16.05.0,3GPP. Mar. 2021.
3. Tal I., Vardy A. List decoding of polar codes // IEEE Transactions on Information Theory. May 2015. V. 61. № 5. P. 2213–2226.
4. Niu K., Chen K. Stack decoding of polar code // Electronics Letters. June 2012. V. 48. № 12. P. 695–697. 
5. Niu K., Chen K. CRC-aided decoding of polar codes // IEEE Communication Letters. May 2012. V. 16. № 10. 
6. Song W., Zhou H., Niu K., Zhang Z., Li L., You X., Zhang C. Efficient successive cancellation stack decoder for polar codes // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2019. V. 27. № 11. P. 2608–2619.
7. Wang Y., Wang Q., Zhang Y., Qiu S., Xing Z. An area-efficient hybrid polar decoder with pipelined architecture // IEEE Access. 2020. V. 8. P. 68 068–68 082.
8. Condo C. Input-distribution-aware successive cancellation list decoding of polar codes // IEEE Communications Letters. 2021. P. 1–1.
9. Giard P., Balatsoukas-Stimming A., Muller T.C., Bonetti A., Thibeault C., Gross W.J., Flatresse P., Burg A. Polarbear: A 28-nm fdsoi ASIC for decoding of polar codes // IEEE Journal on Emerging and Selected Topics in Circuits and Systems. 2017. V. 7. № 4.  P. 616–629. 
10. Liu X., Zhang Q., Qiu P., Tong J., Zhang H., Zhao C., Wang J. A 5.16 Gbps decoder ASIC for polar code in 16nm finfet // In 2018 15th International Symposium on Wireless Communication Systems (ISWCS). 2018. P. 1–5.
11. Tong J., Zhang H., Huang L., Liu X., Wang J. An asymmetric adaptive SCL decoder hardware for ultra-low-error-rate polar codes // In 2019 16th International Symposium on Wireless Communication Systems (ISWCS). 2019. P. 532–536.
12. Miloslavskaya V., Trifonov P. Sequential decoding of polar codes // IEEE Communication Letters. July 2014. V. 18. № 7. P. 1127–1130. 
13. Trofimiuk G., Iakuba N., Rets S., Ivanov K., Trifonov P. Fast block sequential decoding of polar codes // IEEE Transactions on Vehicular Technology. 2020. V. 69. № 10. P. 10 988–10 999.
14. Krylov A., Rashich A., Gelgor A., Fadeev D. Polar codes sequential decoder hardware architecture // In 2019 42nd International Conference on Telecommunications and Signal Processing (TSP). 2019. P. 261–264.
15. Lavoie P., Haccoun D., Savaria Y. A systolic architecture for fast stack sequential decoders // Communications. IEEE Transactions on. 1994. V. 42. № 3. P. 324−335.
16. Trifonov P. A score function for sequential decoding of polar codes // In 2018 IEEE International Symposium on Information Theory (ISIT). June 2018. P. 1470–1474.
17. Trifonov P., Miloslavskaya V. Polar subcodes // IEEE Journal on Selected Areas in Communications. Feb. 2016. V. 34. № 2. P. 254–266.