А.В. Башкиров – к.т.н., доцент, кафедра конструирования и производства радиоаппаратуры,  Воронежский государственный технический университет

E-mail: fabi7@mail.ru

М.В. Хорошайлова – аспирант, кафедра конструирования и производства радиоаппаратуры,  Воронежский государственный технический университет E-mail: pmv2205@mail.ru

Описана высокоскоростная архитектура декодирования LDPC-кода для (3,6)-регулярных кодов, использующая гибридное квантование, конвейерную обработку и оптимизацию FPGA-специфики. Отмечено, что описанная конвейерная архитектура полностью удовлетворяет значительным требованиям ввода-вывода декодера, даже если используется схема раннего завершения. Показано, что предлагаемый декодер может достигать пропускной способности до 16,9 Гбит/с при Eb/N0 3,5 дБ с использованием кода длины 1152, работающего с тактовой частотой 153 МГц и выполняющего максимум 10 итераций декодирования, что значительно превосходит уровень техники. Выполнены реализация и тестирование предложенной конструкции на FPGA Xilinx Virtex 5 XC5VLX110. Также представлена альтернативная конструкция с низкой сложностью, которая позволяет достичь пропускной способности до 21,6 Гбит/с, жертвуя 0,75 дБ в определении Eb/N0.

1. Gallager R. Low-density parity-check codes // IRE Trans.Inf. Theory. January 1962. V. 8. № 1. P. 21−28.
2. MacKay D.J.C., Neal R.M. Near Shannon limit performance of low density parity check codes // Electronics Letters. March 1997. V. 33. № 6. P. 457−458.
3. Richardson T., Urbanke R. Design of capacity approaching irregular low-density parity-check codes // IEEE Trans. Inf. Theory. February 2001. V. 47. № 2. P. 619−637.
4. Richardson T.,  Urbanke R. Modern Coding Theory. Cambridge University Press. 2008.
5. Chen Y., Hocevar D. A FPGA and ASIC implementation of rate 1/2, 8088-b irregular low density parity check decoder // in Proc. Global Telecommunications Conf. (GLOBECOM’03). December 2003. V. 1. P. 113−117.
6. Chen X., Kang J., Lin S., Akella V. Memory system optimization for FPGA-based implementation of quasi-cyclic LDPC codes decoders // IEEE Trans. Circuits Syst. I, Reg. Papers. January 2011. V. 58. № 1. P. 98−111.
7. Chandrasetty V.A., Aziz S.M. An area efficient LDPC decoder using a reduced complexity min-sum algorithm // Integration (the VLSI Journal). August 2011. V. 45. № 2. P. 141−148.
8. Башкиров А.В., Хорошайлова М.В. Алгоритмы низкой сложности декодирования и архитектура для недвоичных низкоплотностных кодов // Радиотехника. 2016. № 6. С. 10−14.
9. Башкиров А.В., Муратов А.В., Хорошайлова М.В., Ситников А.В., Ермаков С.А. Низкоплотностные коды малой мощности декодирования // Радиотехника. 2016. № 5. С. 32−37