В.И. Кураедов1

1 Национальный исследовательский университет «Московский институт электронной техники» (Москва, Россия)

1 vladimir96k@mail.ru

Постановка проблемы. Всесторонняя проверка интегральных схем имеет решающее значение для предотвращения дорогостоящих ошибок и задержек в цикле разработки продукта. Это включает в себя тестирование взаимодействия и совместимости всех различных компонентов микросхемы, таких как центральный процессор, память и различные периферийные устройства. Чтобы проверить, удовлетворяет ли интегральная схема всем функциональным требованиям, необходимо около 70% от всего времени проектирования. С ростом сложности и размера разрабатываемого устройства данная ситуация только ухудшается. Очевидной задачей, которая стоит перед производителями интегральных схем, является исследование и разработка методов снижения сложности проектирования и сокращения сроков их изготовления.

Цель. Исследовать возможность применения методов машинного обучения для оптимизации процесса автоматической генерации тестовых последовательностей при проектировании интегральных схем; предложить модель искусственного интеллекта, основанную на методе многоуровневого разреженного автокодировщика.

Результаты. Проведены исследования в области использования методов искусственного интеллекта для своевременного обнаружения ошибок, которые могут повлечь за собой брак готового изделия. Предложен альтернативный подход к обнаружению неисправностей типа «stuck-at-0» и «stuck-at-1». Произведен поиск наилучшего сокращения признаков путем экспериментального изменения скрытых нейронов и слоев. Получены данные о точности проверки с помощью простого автокодировщика и глубокого автокодировщика для восьми комбинационных схем из ISCAS'85. Экспериментально достигнуто оптимальное значение ограничения разреженности для максимальной производительности глубокого автокодировщика. Доказано, что с точки зрения точности проверки простой автокодировщик уступает глубокому автокодировщику 98,7% против 99,5% для схемы С5315, соответственно.

Практическая значимость. Полученные результаты позволяют использовать представленный алгоритм в процессе проектирования интегральных схем, допуская сократить время, затрачиваемое на тестирование, и улучшить качество тестовых решений.

Кураедов В.И. Применение методов машинного обучения для оптимизации процесса генерации тестовых последовательностей при проектировании интегральных схем // Нейрокомпьютеры: разработка, применение. 2024. T. 26. № 1. С. 14-22. DOI: https://doi.org/10.18127/ j19998554-202401-02

1. Majhi A.K., Agrawal V.D. Delay fault models and coverage // Proceedings Eleventh International Conference on VLSI Design. Chennai, India. 1998. P. 364–369. DOI 10.1109/ICVD.1998.646634.
2. Stratigopoulos H.-G. Machine learning applications in IC testing // IEEE 23rd European Test Symposium (ETS). Bremen, Germany. 2018. P. 1–10. DOI 10.1109/ETS.2018.8400701.
3. Белоусов В.В., Дружинина О.В., Корепанов Э.Р., Макаренкова И.В., Максимова В.В. Применение нейронных сетей для решения задач классификации при выявлении неисправностей транспортных систем // Нейрокомпьютеры: разработка, применение. 2022. Т. 24. № 4. С. 18–27. DOI 10.18127/j19998554-202204-02.
4. Ivannikov A.D., Stempkovsky A.L. Formalizing the Choice of Debugging Tests in the Design of Digital Microelectronic Systems Based on Checking the Performance of the Required Functions // Russian Microelectronics. 2021. V. 50. № 7. P. 499–503. DOI 10.1134/S1063739721070076.
5. Patel J.H. Stuck-at fault: a fault model for the next millennium // Proceedings International Test Conference. Washington, USA. 1998. P. 1166. DOI 10.1109/TEST.1998.743358.
6. Liu X., Shao G., Liu Y., Liu X., Li J., Chen X., Chen Y. Deep Classified Autoencoder for Lithofacies Identification // IEEE Transactions on Geoscience and Remote Sensing. 2022. V. 60. P. 5909914. DOI 10.1109/TGRS.2021.3139931.
7. Lee S., Cobb B., Dworak J., Grimaila M.R., Mercer M.R. A new ATPG algorithm to limit test set size and achieve multiple detections of all faults // Proceedings Design, Automation and Test in Europe Conference and Exhibition. Paris, France. 2002. P. 94–99. DOI 10.1109/DATE.2002.998255.
8. Lee H.K., Ha D.S. Atalanta: an efficient forward fault simulation ATPG for combinational circuits. Technical Report, 93-12. Department of Electrical Engineering, Virginia Polytechnic Institute and State University. Blacksburg, Virginia. 1991.
9. Ioffe S., Szegedy C. Batch normalization: accelerating deep network training by reducing internal covariate shift // International conference on machine learning. 2015. P. 448–456.
10. Li Y., Lei Y., Wang P., Liu Y. Hybrid Embedded Deep Stacked Sparse Autoencoder with LPPD SVM Ensemble // arXiv:2002. 06761. DOI 10.48550/arXiv.2002.06761
11. Shi Y., Lei J., Yin Y., Cao K., Li Y., Chang C. Discriminative Feature Learning with Distance Constrained Stacked Sparse Autoencoder for Hyperspectral Target Detection // IEEE Geoscience and Remote Sensing Letters. 2019. V. 16. № 9. P. 1462–1466. DOI 10.1109/LGRS.2019.2901019.
12. Antreich K.J., Schulz M.H. Accelerated Fault Simulation and Fault Grading in Combinational Circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 1987. V. 6. № 5. P. 704–712. DOI 10.1109/TCAD.1987.1270316.
13. Liu T., Xie S., Yu J., Niu L., Sun W. Classification of thyroid nodules in ultrasound images using deep model based transfer learning and hybrid features // IEEE International Conference on Acoustics, Speech and Signal Processing. New Orleans, USA. 2017. P. 919–923. DOI 10.1109/ICASSP.2017.7952290.
14. Wang J., Hou B., Jiao L., Wang S. POL-SAR Image Classification Based on Modified Stacked Autoencoder Network and Data Distribution // IEEE Transactions on Geoscience and Remote Sensing. 2020. V. 58. № 3. P. 1678–1695. DOI 10.1109/TGRS.2019. 2947633.
15. Zenbout I., Bouramoul A., Meshoul S. Stacked Sparse Autoencoder For Unsupervised Features Learning in PanCancer miRNA Cancer Classification // Conference on Innovative Trends in Computer Science. 2020. V. 2589. P. 13–18.
16. Bengio Y. Learning deep architectures for AI // Foundations and Trends in Machine Learning. 2009. V. 2. № 1. P. 1–127. DOI 10.1561/2200000006.
17. Wilamowski B.M. Neural network architectures and learning algorithms // IEEE Industrial Electronics Magazine. 2009. V. 3. № 4. P. 56–63. DOI 10.1109/MIE.2009.934790.