350 руб
Журнал «Нейрокомпьютеры: разработка, применение» №10 за 2016 г.
Статья в номере:
Применение сумматоров с параллельно-префиксной архитектурой для перевода чисел из двоичной системы счисления в систему остаточных классов
Ключевые слова: цифровое устройство система остаточных классов сумматор с последовательным переносом параллельно-префиксный сумматор сумматор с сохранением переноса сумматор с циклическим переносом
Авторы:
Н.И. Червяков - д.т.н., профессор, зав. кафедрой прикладной математики и математического моделирования, Институт математики и естественных наук, Северо-Кавказский федеральный университет (г. Ставрополь) E-mail: k-fmf-primath@stavsu.ru П.А. Ляхов - к.ф.-м.н., доцент, кафедра прикладной математики и математического моделирования, Институт математики и естественных наук, Северо-Кавказский федеральный университет (г. Ставро-поль) E-mail: ljahov@mail.ru Н.Ф. Семенова - к.ф.-м.н., доцент, кафедра высшей алгебры и геометрии, Институт математики и естественных наук, Северо-Кавказский федеральный университет (г. Ставрополь) E-mail: nfsemyonova@mail.ru М.В. Валуева - студентка, Институт математики и естественных наук, Северо-Кавказский федеральный университет (г. Ставрополь) E-mail: mriya.valueva@mail.ru
Аннотация:
Рассмотрен перевод чисел в систему остаточных классов со специальным набором модулей {2n, 2n - 1,2n+k - 1}. Представлена схема вычисления остатка от деления по модулю 2n - 1 с использованием параллельных сумматоров, произведено ее моделирование на FPGA и выполнен сравнительный анализ со встроенной функцией получения остатка от деления. Показано, что при использовании параллельных сумматоров скорость работы примерно в 3 раза выше, чем при использовании встроенной функции, аппаратные затраты при этом сокращаются до 22 раз.
Страницы: 31-40
Список источников

 

  1. Omondi A., Premkumar B. Residue Number Systems: Theory and Implementation. Imperial College Press. 2007. 296 p.
  2. Червяков Н.И., Сахнюк П.А., Шапошников А.В., Ряднов С.А. Модулярные параллельные вычислительные структуры нейропроцессорных систем / Под. ред. Н.И. Червякова. М.: Физматлит. 2003. 288 с.
  3. Parhami B. Computer Arithmetic: Algorithms and Hardware Designs. Oxford University Press. Inc., 2000. 492 p.
  4. Lynch T.W. Binary adders. The University of Texas at Austrin. 1996. 135 p.
  5. Уэйкерли Д.Ф. Проектирование цифровых устройств. Т. 1. М.: Постмаркет. 2002. 1087 с.
  6. Харрис Д.М., Харрис С.Л. Цифровая схемотехника и архитектура компьютера. Elsevier, Inc., 2013. 1622 p.
  7. Kogge P.M., Stone H.S. A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations // IEEE Transaction on computers. 1973. V. C-22. № 8. P. 786-793.
  8. Deschamps J.P., Bioul G.J.A., Sutter G.D. Synthesis of arithmetic circuits: FPGA, ASIC and embedded systems. John Wiley & Sons, Inc. 2006. 556 p.
  9. Vergos H.T., Dimitrakopoulos G. On Modulo 2n+1 Adder Design // IEEE Trnsactions on computers. 2012. V 61. № 2. P. 173-186.
  10. Cardarilli G.C., Nannarelli A., Re M. Residue number system for low-power DSP applications, Proc. 41st Asilomar Conf. Signals, Syst., Comput. 2007. P. 1412-1416.
  11. Бибило П.Н. Основы языка VHDL. Изд. 3-е, доп. М.: Изд-во ЛКИ. 2007 328 с.