Н.В. Масальский1

1 Научно-исследовательский институт системных исследований РАН (Москва, Россия)
volkov@niisi.ras.ru

Постановка проблемы. Численное моделирование флуктуаций электрофизических характеристик низковольтных логических вентилей на базе кремниевых вертикальных нанотранзисторов с полностью охватывающим затвором с конической геометрией – на сегодня актуальная проблема. В настоящей работе рассмотрены приборно-технологические модели n- и p-типов проводимости конических нанотранзисторов для случая когда коническая рабочая область задается следующим образом: со стороны истока для большого диаметра не выполняется условие подавления коротко-канальных эффектов, а со стороны стока для маленького диаметра оно выполняется. Такие транзисторные структуры в диапазоне управляющих напряжений от 0 до 0,6 В отличаются более высоким током транзистора, низким током утечки и наклоном подпороговой характеристики, близким к теоретическому пределу.

Цель. С помощью приборно-технологического 3D-моделирования численно исследовать чувствительность ВАХ кремниевых конических GAA-нанотранзисторов к разбросу технологических параметров и флуктуации характеристик синтезированных на их основе однокаскадных (базовых) низковольтных логических вентилей.

Результаты. Выбраны прототипы транзисторов с оптимальными параметрами для синтеза логических вентилей с длиной затвора 25 нм и отношением диаметров рабочей области 8,5/10 нм. Отмечено, что диапазон флуктуации тока стока распределен по нормальному закону для обоих типов транзисторов со средним 12,25 мкА для n-типа и 6,5 мкА для р-типа и стандартным отклонением 19,3, а общий разброс – 3,06 мкА и 1,45 мкА или 25% и 22% соответственно. Разработана приборно-технологическая модель инвертора на вертикально расположенных транзисторах n- и р-типов с оптимизированным отношением диаметров. Численно исследованы вариации электрофизических характеристик в диапазоне управляющих напряжений 0…0,6 В и при тактовой частоте 20 ГГц. Во всех случаях были продемонстрированы пикосекундные задержки прототипов и низкое энергопотребление. Модель вентиля «предсказывает» общую флуктуацию времен переключения 18% при средних ее значениях 1,6 и 0,8 пс соответственно, а также флуктуацию активной мощности 16% при среднем значении 0,2 мкВт и статической – 11% при среднем значении 0,7 рВт.

Практическая значимость. Результаты исследования могут быть использованы при проектировании цифровых схем c расширенной областью надежного функционирования.

Масальский Н.В. Вариации характеристик низковольтных логических вентилей на базе вертикальных кремниевых нанотранзисторов с коническим каналом // Нанотехнологии: разработка, применение – XXI век. 2024. Т. 16. № 3. С. 31–40. DOI: https://doi.org/ 10.18127/ j22250980-202403-04

1. Waldrop M.M. The chips are down for Moore's law. Nature. 2016. V. 530. № 7589. P. 144–151.
2. Nanoelectronics: Devices, Circuits and Systems. Editor by Kaushik BK. Elsevier. 2018. P. 476.
3. International Technology Roadmap for Semiconductors (ITRS) Interconnect, 2020 Edition. URL: https://irds.ieee.org/editions/2020, access data 15.03.2022
4. Tomar G., Barwari A. Fundamental of electronic devices and circuits. Springer, Singapure. 2019. P. 246.
5. Karthigai Pandian M, Balamurugan N.B. Analytical threshold voltage modeling of surrounding gate silicon nanowire transistors with different geometries. J. Electric Eng Technol. 2014. V. 9. № 6. P. 742–751.
6. Jaeger R.C., Blalock T.N. Microelectronic circuit design, McGraw-Hill. New York. 2011. P. 1190.
7. Chiang T.-K. A new quasi-3-D compact threshold voltage model for Pi-gate MOSFETs with the interface trapped charges. IEEE Trans. on Nanotechnology. 2015. V. 14. № 3. P. 555–560.
8. Toriyama Sh., Hagishima D., Matsuzawa K., Sono N. Device simulation of random dopant effects in ultra-small MOSFETs based on advanced physical models. International Conference on Simulation of Semiconductor Processes and Devices SISPAD’06, SISPAD 2006. P. 111–114.
9. Kuhn K. J. Reducing variation in advanced logic technologies: approaches to process and design for manufacturability of nanoscale CMOS. In Proceedings of IEEE International Electron Devices Meeting. 2007. P. 471–474.
10. Kuhn K., Kenyon C., Kornfeld A., Liu M., Maheshwari A., Shih W.K., Sivakumar S., Taylor G., VanDerVoorn P., Zawadzki K. Managing process variation in Intel’s 45nm CMOS technology. Intel Technology Journal. 2008. V. 12. № 2. P. 93–109.
11. Takeuchi K., Ibaraki M.-S., Nishida A. Random fluctuations in scaled MOS devices. International Conference on Simulation of Semiconductor Processes and Devices SISPAD’09, SISPAD. 2009. P. 79–85.
12. IC STMicroelectronics 28nm Advanced CMOS FDSOI 8 ML. URL: https://mycmp.fr/datasheet/ic28nm-cmos28fdsoi. (accessed on 25 June 2023).
13. Majzoub S., Taouil M., Hamdioui S. System-level sub-20 nm planar and FinFET CMOS delay modelling for supply and threshold voltage scaling under process variation. J. of Low Power Electron. 2019. V. 15. № 1. P. 1–10.
14. Масальский Н.В. Вертикальные КМОП нанотранзисторы с коническим каналом для трех мерных интегральных схем // Электромагнитные волны и электронные системы. 2022. № 4. C. 64–72.
15. Sharma D., Vishvakarma S.K. Precise analytical model for short channel cylindrical gate (CylG) gate-all-around (GAA) MOSFET. Solid. State. Electron. 2013. V. 86. № 1. P. 68–74.
16. Yoon J.S., Jeong E.Y., Baek C.K. et al. Junction design strategy for Si bulk FinFETs for system-on-chip applications down to the 7-nm node. IEEE Trans. Electron Dev. Lett. 2015. V. 36. № 10. P. 994–996.
17. Pelgrom M.J. Matching properties of MOS transistors. IEEE Solid-State Circuits. 1989. V. 24. P. 1433–1439.
18. Croon J.A., Sansen W., Maes H.E. Matching properties of deep sub-micron MOS transistors. Springer, Singapure. 2005. P. 365.
19. Yoon J.S., Rim T., Kim J., Kim K., Baek C.K., Jeong Y.H. Statistical variability study of random dopant fluctuation on gate-all-around inversion-mode silicon nanowire field-effect transistors. Appl. Phys. Lett. 2015. V. 106. P. 103507.
20. Onobajo M., Silva-Martinez J. Analog circuit design for process variation-resilient systems-on-a-chip. Springer, Dordrecht. 2012. P. 453.
21. Kuhn K.J., Giles M.D., Becher D., Kolar P., Kornfeld A., Kotlyar R., Ma S.T., Maheshwari A., Mudanai S. Process technology variation. IEEE Trans. Electron Devices. 2011. V. 58. P. 2197–2208.
22. Rao R., Srivastava A., Blaauw D., Sylvester D. Statistical estimation of leakage current considering inter-and intra-die process variation. In: Proc. International Symposium on Low Power Electronics and Design. 2003. P. 84–89.
23. Wang R. Sh., Yu T., Huang R., Wang Y.Y. Impacts of short-channel effects on the random threshold voltage variation in nanoscale transistors. Science China Information Sciences. 2013. V. 56. P. 111–117.
24. Масальский Н.В. Моделирование ВАХ ультратонких КНИ КМОП нанотранзисторов с полностью охватывающим затвором // Микроэлектроника. 2021. Т. 50. С. 436–444.
25. TCAD Sentaurus Device [Online]. URL: https://www.synopsys.com/silicon/tcad/device-simulation/sentaurus-device.hlmt, access data 25.11.2022.
26. Samoju V.R., Mahapatra K., Tiwari P.K. Analytical modeling of subthreshold characteristics by considering quantum confinement effects in ultrathin dual-metal quadruple gate (DMQG) MOSFETs. Superlattices Microstruct. 2017. V. 111. P. 704–713.
27. Shin Y.H., Bae M., Park C., Park J., Park H., Lee Y., Yun I. Universal core model for multiple-gate field-effect transistors with short channel and quantum mechanical effects. Semiconductor Science and Technology. 2018. V. 33. № 6. P. 065010.
28. Gao H.-W., Wang Y.-H., Chiang T.-K. A quasi-3-D scaling length model for trapezoidal FinFET and Its application to subthreshold behavior analysis. IEEE Trans. on Nanotechnology. 2017. V. 16. № 2. P. 281–289.