Н.В. Масальский1

1 Федеральный научный центр «Научно-исследовательский институт системных исследований РАН» (Москва, Россия)

Постановка проблемы. Применение формы рабочей области в виде усеченного конуса по сравнению с обычной цилиндрической формой улучшает электрофизические характеристики и позволяет компенсировать ограничения, возникающие вследствие масштабирования. Форма конуса задается следующим образом. Со стороны истока для большого диаметра не выполняется условие подавления коротко-канальных эффектов, а со стороны стока для маленького диаметра оно выполняется.

Цель. При помощи математического моделирования проанализировать возможность применения предложенной конструкции нанотранзистора для синтеза трехмерной интегральной схемы, в которой логические устройства расположены в вертикальном направлении.

Результаты. Рассмотрены вопросы численного моделирования низковольтных логических вентилей на базе кремниевых вертикальных КМОП нанотранзисторов с полностью охватывающим затвором с конической рабочей областью для трехмерных интегральных схем. Путем математического моделирования при помощи программы приборного технологического моделирования TCAD выполнены численные исследования конических прототипов, которые демонстрируют, что электрофизические характеристики конической структуры в диапазоне управляющих напряжений от 0 до 0,6 В отличаются более высоким током транзистора, максимальным соотношением токов Ion/Ioff, низким током утечки и наклоном подпороговой характеристики, близким к теоретическому приделу. Для оптимизированного отношения диаметров рабочей области 7,9/9,6 нм при длине рабочей области 22 нм исследованы 3D‑архитектуры инвертора и сумматора по модулю 2, состоящие из вертикально расположенных транзисторов n- и р‑типов. Разработаны 3D‑TCAD модели устройств и численно исследованы их электрофизические характеристики при управляющих напряжениях 0,6 В и частоте 25 ГГц. Модель инвертора предсказывает максимальную задержку переключения 1,3 пс, предельный уровень активной мощности 0,2 мкВт, статической 5 рВт. Модель сумматора предсказывает максимальную задержку переключения 3,3 пс, предельный уровень активной мощности 0,82 мкВт, статической 20,2 рВт.

Практическая значимость. Перспективные характеристики предлагаемых транзисторов, такие как высокая степень интеграции, высокая производительность (высокая скорость и низкое энергопотребление) и низкая стоимость, открывают путь к разработкам 3D‑интегральных схем следующего поколения.

Масальский Н.В. Вертикальные КМОП нанотранзисторы с коническим каналом для трехмерных интегральных схем // Электромагнитные волны и электронные системы. 2022. Т. 27. № 04. С. 64−72. DOI: https://doi.org/10.18127/j15604128-202204-09

1. Waldrop M.M. The chips are down for Moore's law // Nature. 2016. V. 530. № 7589. P. 144−151.
2. Nanoelectronics: Devices, Circuits and Systems. Editor by Kaushik B.K. Elsevier. 2018. 476 p.
3. International Technology   Roadmap for Semiconductors (ITRS) Interconnect. Edition 2020. https://irds.ieee.org/editions/2020. access data 15.01.2021.
4. Ferain I., Colinge C.A., Colinge J. Multigate transistors as the future of classical metal-oxide-semiconductor field-effect transistors // Nature. 2011. V. 479. P. 310−316.
5. Neamen D. Semiconductor physics & devices: basic principles. New York. McGaw-Hill. 2011. 784 p.
6. Tomar G., Barwari A. Fundamental of electronic devices and circuits. Springer. Singapure.2019. 246 p.
7. Lu W. Nanowire transistor performance limits and applications // IEEE Trans. on Electron Devices. 2008. V. 55. № 11. P. 2859−2876.
8. Savio A., Monfray S., Charbuillet C., Skotnicki T. On the limitations of silicon for I-MOS integration // IEEE Trans. Electron Devices. 2009. V. 56. № 5. P. 1110−1117.
9. Karthigai Pandian M., Balamurugan N.B. Analytical threshold voltage modeling of surrounding gate silicon nanowire transistors with different geometries // J Electric Eng Technol. 2014. V. 9. № 6. P. 742−751.
10. Jaeger R.C., Blalock T.N. Microelectronic circuit design. McGraw-Hill. New York. 2011. 1190 p.
11. Chiang T.K. A new quasi-3-D compact threshold voltage model for Pi-gate MOSFETs with the interface trapped charges // IEEE Trans. on Nanotechnology. 2015. V. 14. № 3. P. 555−560.
12. Gao H.W., Wang Y.H., Chiang T.K. A quasi-3-D scaling length model for trapezoidal FinFET and Its application to subthreshold behavior analysis // IEEE Trans. on Nanotechnology. 2017. V. 16. № 2. P. 281−289.
13. Sharma D., Vishvakarma S.K. Precise analytical model for short channel cylindrical gate (CylG) gate-all-around (GAA) MOSFET // Solid. State. Electron. 2013. V. 86. № 1. P. 68−74.
14. Masal’skii N.V. Modeling the CMOS characteristics of a completely depleted surrounding-gate nanotransistor and an unevenly doped working region // Rus. Microelectronics. 2019. V. 48. № 6. P. 394−398.
15. Majzoub S., Taouil M., Hamdioui S. System-level sub-20 nm planar and FinFET CMOS delay modelling for supply and threshold voltage scaling under process variation // J. of Low Power Electron. 2019. V. 15. № 1. P. 1−10.
16. TCAD Sentaurus Device. https://www.synopsys.com/silicon/tcad/device-simulation/sentaurus-device.hlmt. access data 15.03.2021.
17. Samoju V.R., Mahapatra K., Tiwari P.K. Analytical modeling of subthreshold characteristics by considering quantum confinement effects in ultrathin dual-metal quadruple gate (DMQG) MOSFETs // Superlattices Microstruct. 2017. V. 111. P. 704−713.
18. Shin Y.H., Bae M., Park C., Park J., Park H., Lee Y., Yun I. Universal core model for multiple-gate field-effect transistors with short channel and quantum mechanical effects // Semiconductor Science and Technology. 2018. V. 33. № 6. P. 065010.
19. IC STMicroelectronics 28nm Advanced CMOS FDSOI 8 ML. https://mycmp.fr/datasheet/ic28nm-cmos28fdsoi. (accessed on 12 June 2020).
20. Yoon J.S., Jeong E.Y., Baek C.K., Kim Y.R., Hong J.H., Lee J.S., Baek R.H., Jeong Y.H. Junction design strategy for Si bulk FinFETs for system-on-chip applications down to the 7-nm node // IEEE Trans. Electron Dev. Lett. 2015. V. 36. № 10. P. 994−996.
21. Sachid A.B., Tosun M., Desai S.B., Hsu C.Y., Lien D.H., Madhvapathy S.R., Chen Y.Z., Hettick M., Kang J.S., Zeng Y. Monolithic 3D CMOS using layered semiconductors  // Adv. Mater. 2016. V. 28. P. 2547−2554.
22. Yu Y.S., Panth S., Lim S.K. Electrical coupling of monolithic 3‑D inverters // IEEE Trans. Electron Devices. 2016. V. 63. P. 3346−3349.
23. Ahn T.J., Perumal R., Lim S.K., Yu Y.S. Parameter extraction and power/performance analysis of monolithic 3‑D inverter (M3INV) // IEEE Trans. Electron Devices. 2019. V. 66. P. 1006−1011.
24. Myunghwan R., Bien F., Kim Y. Optimal inverter logic gate using 10‑nm doublegate-all-around (DGAA) transistor with asymmetric channel width // AIP Advances. 2016. V. 6. P. 015311.