Ю.А. Степченков1, Ю.Г. Дьяченко2, Н.В. Морозов3, Г.А. Орлов4, Д.Ю. Дьяченко5, Г.С. Апполонов6

1–6 Федеральный исследовательский центр «Информатика и управление» РАН (Москва, Россия)
1 YStepchenkov@frccsc.ru, 2 YDyachenko@frccsc.ru, 3 NMorozov@frccsc.ru,
4 GOrlov@frccsc.ru, 5 DDyachenko@frccsc.ru, 6 GAppolonov@frccsc.ru

Постановка проблемы. Самосинхронные (СС) схемы, обладающие рядом преимуществ в сравнении с традиционными синхронными схемами, существенно отличаются от них в части проектирования. Самосинхронные схемы требуют проверки и подтверждения успешного завершения всех действий с информационными сигналами внутри схемы, в том числе, и записи состояния ячеек памяти. В отличие от инициализации СС-схемы при включении питания или перезапуске схемы, которая выполняется, как правило, асинхронно, без подтверждения успешного завершения начальной установки, динамическая запись требует индицирования ее завершения. Двоичные счетчики составляют значимый подкласс цифровых устройств синхронной и СС-схемотехники. Динамическая запись нового состояния по логическому условию часто используется в них для реализации заданного коэффициента пересчета или организации следующего периода подсчета числа отслеживаемых событий.

Цель. Разработать метод и типовые схемотехнические решения, обеспечивающие эффективный синтез двоичных реверсивных СС-счетчиков с динамической СС-записью состояния счетчика.

Результаты. Представлены метод построения многоразрядного реверсивного СС-счетчика из функциональных частей, реализующих требуемые свойства, процедура СС-записи нового состояния и его четырехразрядный вариант с СС-счетчика. Счетчик строится из функциональных блоков, реализующих его свойства. Отмечено, что предложенная схемотехническая реализация процедуры СС-записи инвариантна к числу разрядов и направлению счета.

Практическая значимость. Представленный метод построения реверсивного СС-счетчика позволяет алгоритмизировать и автоматизировать синтез реверсивных СС-счетчиков в процессе автоматизированного проектирования СС-схем. Использование на практике предложенного метода и схемотехнических решений функциональных частей реверсивного СС-счетчика позволит облегчить и ускорить их разработку на основе библиотеки готовых параметризованных шаблонов.

Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Орлов Г.А., Дьяченко Д.Ю., Апполонов Г.С. Реализация реверсивных самосинхронных счетчиков // Системы высокой доступности. 2026. Т. 22. № 3. С. 37−44. DOI: https://doi.org/10.18127/j20729472-202603-04

1. Викторова В.C., Лубков Н.В., Степанянц А.С. Анализ надежности отказоустойчивых управляющих вычислительных систем. М.: ИПУ РАН. 2016. https://www.ipu.ru/sites/default/files/card_file/VLS.pdf (дата обращения 18.05.2026).
2. Варшавский В.И., Кишиневский М.А., Мараховский В.Б. и др. Автоматное управление асинхронными процессами в ЭВМ и дискретных системах. М.: Наука. 1986. 400 с.
3. Kishinevsky M., Kondratyev A., Taubin A., Varshavsky V. Concurrent Hardware: The Theory and Practice of Self-Timed Design. J. Wiley, 1994. 386 p.
4. Stepchenkov Y.A., Kamenskih A.N., Diachenko Y.G., Rogdestvenski Y.V., Diachenko D.Y. Improvement of the natural self-timed circuit tolerance to short-term soft errors // Advances in Science, Technology and Engineering Systems Journal. 2020. V. 5. № 2. P. 44–56. doi:10.25046/aj050206
5. Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate evaluation of the effectiveness of synchronous and self-timed methodologies in problems of designing failure-tolerant computing and control systems // Automation and Remote Control. 2022. V. 83. Iss. 2. P. 264–173. doi: 10.1134/S0005117922020084
6. Sokolov I., Stepchenkov Y., Diachenko Y. Comparison of Synchronous and Self-Timed Circuit Soft Error Tolerances // Lobachevskii Journal of Mathematics. 2025. V. 46. № 8. P. 3834–3844. doi: 10.1134/S1995080225610331
7. Плеханов Л.П. Основы самосинхронных электронных схем. М.: Бином. Лаборатория знаний. 2013. 208 с.
8. Sparsø J. Introduction to Asynchronous Circuit Design. – Copenhagen, Denmark: DTU Compute, Technical University of Denmark, 2020. 225 p. https://backend.orbit.dtu.dk/ws/files/215895041/ JSPA_async_book_2020_PDF.pdf (дата обращения 18.05.2026).
9. Taubin A., Cortadella J., Lavagno L., Kondratyev A., Peeters A. Design Automation of Real-Life Asynchronous Devices and Systems // Foundations and Trends in Electronic Design Automation. 2007. V. 2. № 1. P. 1–133.
10. Плеханов Л.П., Дьяченко Ю.Г., Хилько Д.В., Орлов Г.А. Оптимизация синтеза последовательностных самосинхронных схем по синхронному описанию // Системы и средства информатики. 2025. Т. 35. № 4. С. 3–18. doi: 10.14357/08696527250401.
11. Harris D., Harris S. L. Digital Design and Computer Architecture. Elsevier, 2013. 690 p.
12. Kim S., Kim J., Park I.-C. High-Speed CMOS Synchronous Binary Counter with Constant Counting Rate // IEEE Access. 2025. V. 13. P. 53347–53355, doi: 10.1109/ACCESS.2025.3553580
13. Kaveri Y., Reddy B.B.K., Kumar B.U., Pande K.S. Reconfigurable Clock Rate Based Synchronous Binary Counter // 2022 IEEE 2nd Mysore Sub Section International Conference (MysuruCon), Mysuru, India, 2022. P. 1–6. doi: 10.1109/MysuruCon55714.2022.9972393
14. Manisha K., Dheeraj G., Manasa Veena K.M., Rakesh M., Peerayya M. Optimized Parallel Architecture for a Constant-Time Synchronous Binary Counter with Minimal Clock Period // 2024 IEEE International Conference on Information Technology, Electronics and Intelligent Communication Systems (ICITEICS), Bangalore, India. 2024. P. 1–5. doi: 10.1109/ICITEICS61368.2024.10625301
15. Bogdanov L.V., Iliev N.B. Low Power Pulse Counter with SPI Interface // 2025 XXXIV International Scientific Conference Electronics (ET). Sozopol, Bulgaria, 2025. P. 1–5. doi: 10.1109/ET66806.2025.11204164
16. Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Дьяченко Д.Ю. Формализация синтеза самосинхронных счетчиков // Системы и средства информатики. 2024. Т. 34. № 2. С. 67–83. doi: 10.14357/08696527240205
17. Степченков Ю.А., Дьяченко Ю.Г., Хилько Д.В., Орлов Г.А., Апполонов Г.С., Дьяченко Д.Ю. Реализация самосинхронных счетчиков методом шаблонов // Системы и средства информатики. 2026. Т. 36. № 2 (в печати).
18. Морозов Н.В., Дьяченко Ю.Г., Степченков Ю.А. Программный комплекс автоматизированного логического анализа на самосинхронность сбоеустойчивых цифровых устройств АСКЕТ. Свидетельство о государственной регистрации программы для ЭВМ № 2024688155 от 25.11.2024.