Ю.А. Живчикова1

1 ФГУП «РФЯЦ-ВНИИЭФ» (г. Саров, Россия)

1 zhivchik96@mail.ru

Постановка проблемы. При создании собственных систем физической верификации топологии аналоговых интегральных схем остро стоит вопрос подтверждения корректности и достоверности результатов разработанных алгоритмов. Тщательный итерационный процесс тестирования и отладки является залогом создания качественного инструмента, не допускающего программных ошибок при проектировании.

Цель. Создать методику тестирования основополагающих алгоритмов разрабатываемых программных инструментов для DRC и LVS верификации.

Результаты. Разработана методика тестирования, основанная на автоматизированном покоординатном сравнении результатов работы алгоритмического базиса проверки конструктивно-технологических ограничений (DRC – design rule checking) и сравнения топологии со схемой электрической принципиальной (LVS – layout versus schematic) для верификации собственной разработки с результатами работы референсной системы автоматизированного проектирования, которые рассматриваются в качестве эталонных. Реализован тестовый базис из синтетических и индустриальных примеров – фрагментов топологии интегральных схем и результатов работы на них референсной системы автоматизированного проектирования. Проведена апробация методики на сформированном тестовом базисе. Выявлены различные классы ошибок в собственных алгоритмах и особенности работы алгоритмов референсной системы автоматизированного проектирования. Сформулированы допущения, принятые при разработке по результатам тестирования.

Практическая значимость. Предложенный подход интегрирован в инфраструктуру разработки средств физической верификации топологии аналоговых интегральных схем.

Живчикова Ю.А. Отечественная система физической верификации топологии аналоговых интегральных схем. Методика тестирования // Успехи современной радиоэлектроники. 2026. T. 80. № 8. С. 51–58. DOI: https://doi.org/10.18127/j20700784-202608-07

1. Смирнов С.А., Куринков П.С., Лаптев И.А., Макаров Д.О., Цветков М.С., Живчикова Ю.А., Старостин Н.В. Алгоритм поиска электрически связанных элементов топологии аналоговых интегральных микросхем по изменяемому правилу // Материалы XVII науч.-технич. конф. молодых специалистов «Высокие технологии атомной отрасли. Молодежь в инновационном процессе». 2025. С. 92–97.
2. Желтов С.А., Живчикова Ю.А., Куликов В.А., Любимцев Д.О., Старостин Н.В., Штанюк А.А. Исследование возможности повышения быстродействия алгоритмов системы верификации конструктивно технологических ограничений за счет перехода на собственное 2D геометрическое ядро // Материалы XVII науч.-технич. конф. молодых специалистов «Высокие технологии атомной отрасли. Молодежь в инновационном процессе». 2025. С. 70–75.
3. Романова Е.Б., Сумцов А.В. Анализ и коррекция DRC-ошибок в САПР печатных плат // Известия высших учебных заведений. Приборостроение. 2015. № 10. С. 840–846.
4. Муратов А.В., Пирогов А.А. Анализ средств и принципов физической DRC и LVS верификации при проектировании СНК на примере блока опорного напряжения линейного стабилизатора // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика – 2007). Материалы Междунар. конф. и Российской научной школы. 2007. Т. 3. Ч. 2. С. 430–436.
5. Van Staden R., Delport J.A., Coetzee J.A., Fourie C.J. Layout versus schematic with design/magnetic rule checking for superconducting integrated circuit layouts // 17th IEEE International superconductive electronics conference. 2019. P. 899.
6. Roberts R.M.C., Fourie C.J. Layout-versus-schematic verification for superconductive integrated circuit // IEEE Transactions on applied superconductivity. 2015. № 3. P. 696.
7. Мысов Н.М. Технология проведения UNIT-тестирования с использованием фреймворка Google Tests // ТОГУ-СТАРТ: Фундаментальные и прикладные исследования молодых: материалы региональной науч.-практич. конф. 2022. С. 161–165.
8. Качалов С.К. Методика создания средства автоматического тестирования кроссплатформенного программного обеспечения // Наукосфера. 2021. № 4-2. С. 129–134.
9. Galler S.J., Aichernig B.K. Survey on test data generation tools: an evaluation of white- and gray-box testing tools for C#, C++, Eiffel and Java // International journal on software tools for technology transfer. 2014. № 6. P. 727–751.
10. Лохов А. Главный калибр компании Mentor Graphics // Электроника: наука, технология, бизнес. 2006. № 2. С. 64–69.
11. Полуэктов А.В., Шеховцов Д.В., Скоркин И.В., Чубунов П.А. Интеграция программного продукта Calibre в среду Cadence Virtuoso и повышение интеллектуальных свойств САПР проектирования микросхем // Моделирование систем и процессов. 2023. № 4. С. 71–80.