Н.И. Червяков - д.т.н., профессор, зав. кафедрой прикладной математики и математического моделирования, Северо-Кавказский федеральный университет, Институт математики и естественных наук (г. Ставрополь) E-mail: k-fmf-primath@stavsu.ru П.А. Ляхов - к.ф.-м.н., доцент, кафедра прикладной математики и математического моделирования, Северо-Кавказский федеральный университет, Институт математики и естественных наук (г. Ставрополь) E-mail: ljahov@mail.ru Д.И. Калита - аспирант, Северо-Кавказский федеральный университет, Институт математики и естественных наук E-mail: diana.kalita@mail.ru М.В. Валуева - студентка, магистратура специальности «Прикладная математика и информатика», Северо-Кавказский федеральный университет, Институт математики и естественных наук (г. Ставрополь) E-mail: mriya.valueva@mail.ru

Представлена архитектура сверточной нейронной сети с вычислениями в системе остаточных классов с применением модулей специального вида. Проведен сравнительный анализ работы модулярных сумматоров и устройств прямого и обратного преобразования в предложенной архитектуре и в известной сверточной нейронной сети. Показано, что наилучшая скорость выполнения операций прямого и обратного преобразования получена в предложенной архитектуре. Отмечено, что полученные результаты могут быть использованы для улучшения характеристик сверточной нейронной сети в системе остаточных классов и применены для обработки изображений и видео.

 

1. Chakradhar S., Sankaradas M., Jakkula V., Cadambi S. A dynamically configurable coprocessor for convolutional neural networks // 37th Annual Int-l Symp. on Computer architecture (ISCA2010). 2010. P. 247-257.
2. Lecun Y., Bottou L., Bengio Y., Haffiner P. Gradient-based learning applied to document recognition // Proc. of the IEEE. 1998. V. 86. № 11. P. 2278-2324.
3. Sankaradas M., Jakkula V., Gadami S., Chakradhar S., Durdanovic I., Cosatto E., Graf H.P. A massively parallel coprocessor for convolutional neural networks // 20th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP2009). 2009. P. 53-60.
4. Peemen M., Setio A.A.A., Mesman B., Corporaal H. Memorycentric accelerator design for convolutional neural networks // 31st International Conference on Computer Design (ICCD2013). 2013. P. 13-19.
5. Farabet C., Martini B., Akselrod P., Talay S., LeCun Y., Culurciello E. Hardware accelerated convolutional neural networks for synthetic vision systems, Int-l Symp. on Circuits and Systems (ISCAS2010). 2010. P. 257-260.
6. Грибачев В.П. Настоящее и будущее нейронных сетей // Компоненты и технологии. 2006. № 5.
7. Барский А.Б. Логические нейронные сети: учеб. пособие // М.: Интернет-Университет Информационных Технологий; БИНОМ. Лаборатория знаний. 2011. 352 с.
8. Горбань А.Н., Россиев Д.А. Нейронные сети на персональном компьютере // Новосибирск: Наука. Сибирская издательская фирма РАН. 1996. 276 с.
9. Современные проблемы нейроинформатики. Ч. 3. 2007. С. 30-33.
10. Хайкин С. Нейронные сети: полный курс.: Пер. с англ. Изд. 2-е // М.: Издательский дом «Вильямс». 2008. 1104 с.
11. Козин Н.Е., Фурсов В.А. Поэтапное обучение радиальных нейронных сетей // Компьютерная оптика. 2004. № 26. С. 138-141.
12. Nakahara H., Sasao T. A deep convolutional neural network based on nested residue number system, 2015 // 25th International Conference on Field Programmable Logic and Applications (FPL). London. 2015. P. 1-6.
13. Балухто А.Н., Назаров Л. Е. Нейросетевая фильтрация и сегментация цифровых изображений // Нейрокомпьютеры в прикладных задачах обработки изображений. Кн. 25. 2007. С. 7-24.
14. Галушкин А.И., Томашевич Н.С., Рябцев Е.И. Нейрокомпьютеры для обработки изображений // Нейрокомпьютеры в прикладных задачах обработки изображений. Кн. 25. 2007. С. 74-109.
15. Zhang C., Li P., Sun G., Guan Y., Xiao B., Cong J. Optimizing FPGA-based accelerator design for deep convolutional neural networks ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA2015). 2015. P. 161-170.
16. Farabet C., Poulet P., Han J.Y., LeCun Y. CNP: An FPGA-based processor for convolutional networks. FPL2009. 2009. P. 32-37.
17. Червяков Н.И., Сахнюк П.А., Шапошников А.В., Макоха А.Н. Нейрокомпьютеры в остаточных классах. М.: Радиотехника. 2003. С. 272.
18. Omondi A., Premkumar B. Residue Number Systems: Theory and Implementation. Imperial College Press. 2007. P. 296.
19. Cardarilli G.C., Nannarelli A., Re M. Residue number system for low-power DSP applications // Proc. 41st Asilomar Conf. Signals, Syst., Comput. 2007. P. 1412-1416.
20. Chervyakov N.I., Lyakhov P.A. Realizatsiya KIX-fil\'trov v sisteme ostatochnykh klassov [Implementation of FIR filters in Residue Number System], Neirokomp\'yutery: razrabotka, primenenie. 2012. № 5. P. 15-24. (In Russian).
21. Hung C.Y., Parhami B. An approximate sign detection method for residue numbers and its application to RNS division // Computers &Mathematics with Applications. 1994. № 27(4). P. 23-35.
22. Chervyakov N.I., Molahosseini A.S., Lyakhov P.A., Babenko M.G., Deryabin M.A. Residue-to-Binary Conversion for General Moduli Sets Based on Approximate Chinese Remainder Theorem // International Journal of Computer Mathematics. 2016. P. 1-17.
23. Parhami B. Computer Arithmetic: Algorithms and Hardware Designs. Oxford University Press, Inc. 2000. 492 p.
24. Deschamps J.P., Bioul G.J.A., Sutter G.D. Synthesis of arithmetic circuits: FPGA, ASIC and embedded systems. John Wiley & Sons, Inc. 2006. 556 p.
25. Lynch T.W. Binary adders/ The University of Texas at Austrin. 1996. 135 p.
26. Vergos H.T., Dimitrakopoulos G. On Modulo 2n+1 Adder Design // IEEE Trnsactions on computers. 2012. V. 61. № 2. P. 173-186.