Ю.А. Степченков1, Ю.Г. Дьяченко2, Н.В. Морозов3, Д.Ю. Степченков4, Д.В. Хилько5, Д.Ю. Дьяченко6

1–6 ФИЦ “Информатика и управление” РАН (Москва, Россия)
 

Постановка проблемы. Асинхронные схемы и их подкласс, самосинхронные (СС) схемы, являются альтернативой синхронным схемам. В них нет «дерева» глобального синхросигнала. Они реализуют избыточное кодирование данных, двухфазную дисциплину работы и обязательное подтверждение успешного завершения переключения в текущую фазу. Благодаря своим свойствам СС-схемы гарантируют обнаружение и локализацию любых константных неисправностей, широкий диапазон работоспособности по напряжению питания и температуре окружающей среды и надежное функционирование при любых задержках логических элементов, определяемых текущими условиями эксплуатации. Конвейеризация СС-схем способствует повышению их производительности за счет ускорения запрос-ответного взаимодействия между СС-устройствами в их составе и окружением, но одновременно увеличивает задержку схемы – время обработки порции входных данных.

Цель. Исследовать эффективность разбиения СС-схемы на ступени конвейера и определить условия, при которых конвейеризация СС-схемы улучшает ее потребительские характеристики на основе анализа вариантов организации СС-конвейера.

Результаты. Рост задержки СС-конвейера носит аддитивный линейный характер: выделение каждой дополнительной ступени конвейера вызывает увеличение его задержки на величину задержки переключения информационных выходов регистра. С учетом парафазного кодирования информационных сигналов в комбинационной части ступени СС-конвейера выходной регистр ступени целесообразно реализовывать на двухвходовых гистерезисных триггерах (С-элементах Маллера), обеспечивающих хранение и рабочего, и спейсерного состояния парафазного сигнала и облегчающих организацию запрос-ответного взаимодействия между ступенями конвейера и с окружением СС-конвейера. Производительность СС-конвейера определяется самыми медленными ступенями, имеющими максимальные задержки переключения в рабочую и/или спейсерную фазу среди четных и нечетных ступеней конвейера. Наиболее заметный рост производительности СС-схемы получается при переходе от одно- к двухступенчатой конвейерной реализации. Дальнейшее увеличение числа ступеней конвейера дает положительный эффект только в том случае, если оно сопровождается уменьшением задержки самой медленной ступени.

Практическая значимость. Практические рекомендации по реализации СС-конвейера, учитывающие разницу в сложности отдельных ступеней конвейера и обеспечивающие получение оптимального соотношения «производительность / аппаратная сложность» при разбиении СС-конвейера.

Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Хилько Д.В., Дьяченко Д.Ю. Оптимизация самосинхронного конвейера // Системы высокой доступности. 2023. Т. 19. № 1. С. 5–13. DOI: https://doi.org/ 10.18127/j20729472-202301-01

1. Hennessy J. L., and Patterson D.A. Computer architecture: A quantitative approach. 6th ed. Morgan Kaufmann. 2019. 936 p. ISBN-13: ‎978-0128119051.
2. Wu Y., Liu G.P. Dual pipeline pressure synchronous-coordinated control with the assistance of the golden section control method // International Journal of Systems Science. 2018, Vol. 49. No 11. P. 2318-2327. DOI: 10.1080/00207721.2018.1498932
3. Shakeri K., Ghalam F.Z. Wave pipeline including synchronous stage. Patent US No. 11061836 B2. 2019.
4. Varshavsky V.I., Kishinevsky M.A., Marakhovsky V.B., Peschansky V.A., Rosenblum L.Y., Taubin A.R., Tsyrlin B.S. Self-timed Control of Concurrent Processes. Kluver Academic Publishers. 1990. 245 p.
5. Соколов И.А., Степченков Ю.А., Петрухин В.С., Дьяченко Ю.Г., Захаров В.Н. Самосинхронная схемотехника – перспективный путь реализации аппаратуры // Системы высокой доступности. 2007. Т. 3. № 1-2. C. 61–72.
6. Zakharov V., Stepchenkov Yu., Diachenko Y., Rogdestvenski Yu. Self-Timed Circuitry Retrospective // International Conference Engineering Technologies and Computer Science EnT 2020, Russia, Moscow, 2020. 24–27 June 2020. P. 58–64. DOI:10.1109/ EnT48576.2020.00018
7. Kushnerov A., Medina M., and Yakovlev A. Towards hazard-free multiplexer based implementation of self-timed circuits // 27th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC). 2021. P. 17–24. DOI: 10.1109/ASYNC48570. 2021.00011
8. Sparsø J. Introduction to Asynchronous Circuit Design. DTU Compute, Technical University of Denmark, 2020, available: https://backend.orbit.dtu.dk/ws/files/215895041/JSPA_async_book_2020_PDF.pdf
9. Muller D.E. Asynchronous logics and application to information processing. In H. Aiken and W. F. Main, editors, Proc. Symp. on Application of Switching Theory in Space Technology. Stanford University Press, 1963. P. 289–297.
10. Yoshikawa S., Sannomiya S., Iwata M., and Nishikawa H. Pipeline Stage Level Simulation Method for Self-Timed Data-Driven Processor on FPGA // 2020 8th International Electrical Engineering Congress (iEECON), 2020. P. 1–5. DOI: 10.1109/iEECON 48109.2020.229515
11. Fiorentino M., Thibeault C., Savaria Yvon. Introducing KeyRing self-timed microarchitecture and timing-driven design flow // IET Computers & Digital Techniques, 2021. No 15, P. 409–426. DOI: 10.1049/cdt2.12032
12. Jiang W., Sha E. H.-M., and Zhuge Q. On the Design of Time-Constrained and Buffer-Optimal Self-Timed Pipelines // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2019. Vol. 38. No. 8. P. 1515–1528. DOI: 10.1109/TCAD. 2018.2846642
13. Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Дьяченко Д.Ю. Оптимизация индикации многоразрядных самосинхронных схем // Системы и средства информатики. 2019. № 4. С. 14–27. DOI: 10.14357/08696527190402