А.Л. Эйсымонт – начальник сектора, ЗАО НТЦ «Модуль» (Москва)
E-mail: eisymont@module.ru
В.М. Черников – к.т.н., гл. конструктор – начальник отделения, ЗАО НТЦ «Модуль» (Москва) E-mail: tchern@module.ru
Ан.В. Черников – начальник сектора, ЗАО НТЦ «Модуль» (Москва)
E-mail: chernant@module.ru
Ал.В. Черников – зам. начальника отделения, ЗАО НТЦ «Модуль» (Москва)
E-mail: achernikov@module.ru
Д.Е. Косоруков – начальник отдела, ЗАО НТЦ «Модуль» (Москва)
E-mail: dkos@module.ru
И.И. Насонов – начальник сектора, ЗАО НТЦ «Модуль» (Москва)
E-mail: nasonov@module.ru
А.А. Комлев – вед. инженер, ЗАО НТЦ «Модуль» (Москва) E-mail: a.komlev@module.ru
Рассмотрены вопросы реализации энергоэффективной гетерогенной и толерантной к задержкам выполнения операций с памятью системы на кристалле (СнК) с тактовой частотой 1 ГГц, пиковой производительностью 512 Gflops и иерархически организованной внутренней памятью. Отмечено, что СнК содержит 16 векторных ядер NMC4 из семейства NeuroMatrix и пять скалярных ядер Cortex-A5 фирмы ARM.
- Dally W., Balford J. et al. An Energy-Efficient Processor Architecture // IEEE Computer Architecture Letters. Jan. 2008. V. 7. № 1. P. 29−31.
- Nowatzki T., Wright G. et al. Pushing the Limits of Accelerator Efficiency While Retaining Programmability // IEEE High performance computer architecture conference. 2016. 13 p.
- Durant L., Harris M. et al. Inside Volta: The World’s Most Advanced Data Center GPU. 10 May 2017. URL = https://devblogs. nvidia.com/parallelforall/inside-volta (дата обращения: 01.09.2017).
- Эйсымонт Л.К. Гибридная стратегия развития элементной базы // Открытые системы. СУБД. 2017. № 2. С. 8−11. URL = https://www.osp.ru/os/2017/02/13052216 (дата обращения: 01.09.2017).
- Mujtaba H. NVIDIA Announces Xavier Tegra SOC – Features Volta GPU With 7 Billion Transistors, 512 CUDA Cores and 8 ARM64 Custom Cores. Sep. 28, 2016. URL = http://wccftech.com/nvidia-xavier-soc-tegra-volta-gpu-announced (дата обращения: 01.09.2017).
- Weinberg J. Quantifying locality in the memory access patterns of HPC Applications. University of California, San Diego. 2005. 50 p.
- Murphy R.C., Kogge P.M. On the Memory Access Patterns of Supercomputer Applications: Benchmark Selection and Its Implications // IEEE Transactions on Computers. July 2007. V. 56. № 7. 9 p.
- Egawa R. et al. Early evaluation of the SX-ACE Processor SC14. November 2014. 2 p.
- Черников В.М., Виксне П.Е., Шелухин А.М., Шевченко П.А., Панфилов А.П., Косоруков Д.Е., Черников А.В. Семейство процессоров обработки сигналов с векторно-матричной архитектурой NeuroMatrix // Электронные компоненты. 2006. № 6. С. 79−84.
- Черников В.М., Виксне П.Е., Шелухин А.М., Панфилов А.П. Отечественные высокопроизводительные процессоры цифровой обработки сигналов векторно-матричной архитектуры, перспективы развития // Материалы конф. «Перспективы развития высокопроизводительных архитектур. История, современность и будущее отечественного компьютеростроения». М.: ИТМиВТ им С.А. Лебедева РАН. 2008. № 1. С. 52−59.
- IEEE 754-2008 – IEEE Standard for Floating-Point Arithmetic. © Copyright IEEE. 2008.